Быстродействие цифровых интегральных схем зависит, в первую очередь, от режима работы входящих в них транзисторов. В большинстве цифровых логических схем с усилением по напряжению транзисторы работают в режиме насыщения, при этом транзистор переключается из выключенного состояния в состояние насыщения, обеспечивая получение хорошо различимых, уровней логической 1 и логического О и высокого запаса от помех. Для получения большого быстродействия разработаны цифровые интегральные логические схемы, работающие без насыщения входящих в них транзисторов и, следовательно, без большой задержки выключения транзистора, вызываемой накоплением неосновных носителей.
К таким схемам относятся некоторые цифровые логические клапаны с усилением по напряжению и большинство цифровых логических клапанов с ослаблением по напряжению. Интерес представляет не только задержка распространения, но и параметры импульсов в цепи логических клапанов, которые определяются временем нарастания, временем спада и длительностью импульса, измеряемыми соответственно между 10- и 90%-уровнями логического перепада сигнала и на уровне 50 или 10% этого перепада.
Очень часто, особенно для триггеров, быстродействие цифровых интегральных схем определяется максимальной частотой синхронизации.