Благодаря тому, что заряд диодов Д± и Д2 осуществляется через низкоимпедансные цепи с выходов эмиттерных повторителей, собранных на зарядных транзисторах Т7 и Ti2, а разряд излишнего заряда накопленного этими диодами осуществляется через низкоимпедансные цепи с коллекторных выходов разрядных транзисторов Т9 и Т10, перезаряд диодов Д4 и Д2 может выполняться очень быстро, обеспечивая работу с частотой до 20 Мгц. При этом минимально допустимая ширина стробирующего импульса составляет всего 20 нсек. В то же время величина заряда, накапливаемого в диодах Д4 и Д2, достаточно велика, вследствие чего обеспечивается надежная работа даже в тех случаях, когда длительность спада стробирующего импульса составляет 200 нсек.
Запоминание информации на диодах с накоплением заряда Mi или Д2 происходит, когда импульс строба возрастает до положительного напряжения, большего 1,8 в, а передача этой информации в триггер через передаточные транзисторы Тй и Тп происходит только после того, как напряженйе импульса строба спадает до 1,2 в. В результате обеспечивается надежная работа триггера, так как в моменты его переброса входные логические клапаны триггера уже выключены.
Как и большинство других триггеров, J-К триггер типа SF-50 имеет также входы PSi, PS2 и CL для предварительной установки и сброса его по постоянному току.
В настоящее время фирма Sylvania приступила к выпуску второй модификации интегральных схем ТТЛ серии универсальной высокоуровневой логики (SUHLII), в число первых интегральных схем которой входят 9 интегральных схем клапанов и 8 интегральных схем J-K триггеров.
Они включают интегральные схемы клапанов И/ИЛИ и интегральные схемы двойных J-K тригеров.